Программы моделирования логических схем

AFDK 3.0 beta

Демонстрационная версия программы моделирования логических схем. Позволяет создавать и моделировать работу начиная от простых логических элементов и заканчивая сложными элементами памяти, ПЛМ, регистры, счетчики и макросы (макрос – спроектированная и отлаженная логическая схема, заключенная в корпус) с учетом задержек и временных отклонений. Позволяет проектировать (рисовать) и моделировать в синхронном и асинхронном режимах логические схемы. С элементом сопряжения может использовать в качестве элементов схемы программируемые чипы из SCM.

AFDK 2.0

Программа моделирования логических схем. Позволяет создавать объекты, с учетом задержек и временных отклонений, начиная от простых логических элементов и заканчивая сложными элементами памяти, а также макросы (макрос – спроектированная и отлаженная логическая схема, заключенная в корпус). Позволяет проектировать (рисовать) и моделировать в синхронном и асинхронном режимах логические схемы. © 2002 by G.Saltischak.

AFDK 1.0 исходные тексты проекта

Демонстрационная версия программы моделирования логических схем под Windows © 2000. Основу модели составляет универсальный цифровой элемент, в состав которого входит 9 регистров общего назначения из соображений 3 на левую сторону корпуса, 3 на правую, 2 регистра обслуживания асинхронных сигналов, и регистр констант, каждый регистр может связываться с любым одним регистром, также быть связанным сколько угодно раз со стороны любого из остальных регистров, а также выполнять одну фиксированную операцию. Поскольку модель универсального элемента была нацелена на то, чтобы покрыть работу всех возможных микросхем малой сложности (ИМС), это привело к неоправданной избыточности ресурсов для моделирования простых элементов, и к постоянной необходимости вмешиваться в исходный код программы для добавления новых элементов, которые каким-то образом не могли быть сымитированы предложенной моделью универсального элемента.

Таким образом эта программа, так и не была закончена. Но тем не менее может быть рассмотрена в качестве одного из возможных вариантов решения вопроса моделирования логических схем.

По этой причине вместе с исполнительным модулем выложены и исходные тексты программы.